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DDR3L SDRAM Gedächtnis Bits IC-Chip-16 8 interne Banken MT41K64M16TW-107: J

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DDR3L SDRAM Gedächtnis Bits IC-Chip-16 8 interne Banken MT41K64M16TW-107: J

China DDR3L SDRAM Gedächtnis Bits IC-Chip-16 8 interne Banken MT41K64M16TW-107: J fournisseur

Großes Bild :  DDR3L SDRAM Gedächtnis Bits IC-Chip-16 8 interne Banken MT41K64M16TW-107: J

Produktdetails:

Herkunftsort: Original
Markenname: Original Manufacturer
Zertifizierung: RoHS
Modellnummer: MT41K64M16TW-107: J

Zahlung und Versand AGB:

Min Bestellmenge: 1
Preis: Negotiation
Verpackung Informationen: Originalverpackung
Lieferzeit: Auf Lager
Zahlungsbedingungen: TT, Paypal, Western Union und so weiter
Versorgungsmaterial-Fähigkeit: 80000
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Ausführliche Produkt-Beschreibung
D-RAM Art: DDR3L SDRAM Chip-Dichte (gebissen): 1G
Organisation: 64Mx16 Zahl von internen Banken: 8
Zahl von Stückchen/Wort (gebissen): 16 Maximale Taktfrequenz (MHZ): 933

MT41K64M16TW-107: J DRAM-Chip DDR3L SDRAM 1Gbit 64Mx16 1.35V 96-Pin FBGA

In der Tat

DDR3 SDRAM verwendet eine Architektur mit doppelter Datenrate, um einen Hochgeschwindigkeitsbetrieb zu erreichen. Die Architektur mit doppelter Datenrate ist eine 8n-Prefetch-Architektur mit einer Schnittstelle, die dazu ausgelegt ist, zwei Datenwörter pro Taktzyklus an den I / O-Pins zu übertragen. Eine einzelne Lese- oder Schreiboperation für den DDR3-SDRAM besteht effektiv aus einer einzelnen 8-Bit-breiten Vier-Takt-Datenübertragung bei dem internen DRAM-Kern und acht entsprechenden n-Bit-weiten Datenübertragungen bei einem halben Taktzyklus bei die I / O-Pins. Der differenzielle Datenstrobe (DQS, DQS #) wird zusammen mit Daten zur Verwendung bei der Datenerfassung an dem DDR3 SDRAM-Eingangsempfänger extern übertragen. DQS ist zentriert mit Daten für WRITEs. Die gelesenen Daten werden von dem DDR3 SDRAM übertragen und an den Datenblitzblinkern ausgerichtet. Der DDR3 SDRAM arbeitet von einem differentiellen Takt (CK und CK #). Die Kreuzung von CK auf HIGH und CK # auf LOW wird als positive Flanke von CK bezeichnet. Steuer-, Befehls- und Adresssignale werden bei jeder positiven Flanke von CK registriert. Eingabedaten werden an der ersten ansteigenden Flanke von DQS nach der SCHREIB-Präambel registriert, und Ausgabedaten werden an der ersten ansteigenden Flanke von DQS nach der READ-Präambel referenziert. Lese- und Schreibzugriffe auf den DDR3 SDRAM sind Burst-orientiert. Zugriffe beginnen an einem ausgewählten Ort und werden für eine programmierte Anzahl von Orten in einer programmierten Reihenfolge fortgesetzt. Zugriffe beginnen mit der Registrierung eines ACTIVATE-Befehls, auf den ein READ- oder WRITE-Befehl folgt. Die Adreßbits, die mit dem ACTIVATE-Befehl übereinstimmen, werden verwendet, um die Bank und die Zeile auszuwählen, auf die zugegriffen werden soll. Die Adreßbits, die übereinstimmend mit den READ- oder WRITE-Befehlen registriert sind, werden verwendet, um die Bank- und den Startspaltenort für den Burst-Zugriff auszuwählen. Das Gerät verwendet ein READ und WRITE BL8 und BC4. Eine Auto-Vorladefunktion kann aktiviert werden, um eine selbstgetaktete Zeilenvorladung bereitzustellen, die am Ende des Burst-Zugriffs eingeleitet wird. Wie bei Standard-DDR-SDRAM ermöglicht die Pipeline-Multibank-Architektur von DDR3-SDRAM einen gleichzeitigen Betrieb, wodurch eine hohe Bandbreite bereitgestellt wird, indem die Vorlade- und Aktivierungszeit der Zeile verborgen bleibt. Ein Selbstauffrischungsmodus wird bereitgestellt, zusammen mit einem energiesparenden Abschaltmodus.

Hauptmerkmale

  • VDD = VDDQ = + 1,35 V (1,283 V bis 1,45 V)
  • Rückwärtskompatibel zu VDD = VDDQ = 1,5 V ± 0,075 V
  • Differenzieller bidirektionaler Datenstrobe
  • 8-Bit-Prefetch-Architektur
  • Differentielle Takteingänge (CK, CK #)
  • 8 interne Banken
  • Nominelle und dynamische On-Die-Terminierung (ODT) für Daten-, Strobe- und Maskensignale
  • Programmierbare CAS (READ) Latenz (CL)
  • Programmierbare CAS additive Latenz (AL)
  • Programmierbare CAS (WRITE) Latenz (CWL)
  • Feste Burst-Länge (BL) von 8 und Burst-Chop (BC) von 4 (über den Mode-Register-Satz [MRS])
  • Auswählbare BC4 oder BL8 on-the-fly (OTF)
  • Selbstauffrischungsmodus
  • TC von 0 ° C bis 95 ° C
  • 64ms, 8192-Zyklus-Aktualisierung bei 0 ° C bis 85 ° C
  • 32 ms bei 85 ° C bis 95 ° C
  • Selbstaktualisierungstemperatur (SRT)
  • Automatische Selbstaktualisierung (ASR)
  • Nivellierung schreiben
  • Mehrzweckregister
  • Kalibrierung des Ausgangstreibers

Technische Attribute

Beschreibung
Wert
Ähnliche Teile finden
Produktabmessungen
8 x 14 x 0,965
Betriebstemperatur
0 bis 95 ° C
Anzahl der E / A-Leitungen
16 Bit
Anzahl der Bits pro Wort
16 Bit
Dichte
1 GB
Art
DDR3L SDRAM
Adresse Busbreite
13 Bit
Datenbusbreite
16 Bit
Screening-Ebene
Kommerziell
Max. Verarbeitungstemp
260
Blei Finish
Zinn | Silber | Kupfer
Maximale Taktrate
933 MHz
Pinanzahl
96
Betriebsversorgungsspannung
1,35 V
Organisation
64M x 16
Lieferantenpaket
FBGA
Maximaler Betriebsstrom
63 mA
Montage
Oberflächenmontage
Alles auswählen Auswahl aufheben

ECCN / UNSPSC

Beschreibung
Wert
ECCN:
EAR99
PLAN B:
8542320023
HTSN:
8542320022
UNSPSC:
32101602
UNSPSC VERSION:
V15.1101

Kontaktdaten
Shenzhen Goldensun Electronics Technology Limited

Ansprechpartner: Cary

Telefon: +8613760106370

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